マインドマップギャラリー 組み合わせ論理回路
組み合わせ論理回路は、デジタル回路を学習する際に習得しなければならない知識であり、デコーダー、エンコーダー、数値比較器、データ セレクターなど、一般的に使用される 5 つの組み合わせ論理回路の紹介をカバーします。
2024-11-18 19:56:39 に編集されましたThis template shows the structure and function of the reproductive system in the form of a mind map. It introduces the various components of the internal and external genitals, and sorts out the knowledge clearly to help you become familiar with the key points of knowledge.
This is a mind map about the interpretation and summary of the relationship field e-book, Main content: Overview of the essence interpretation and overview of the relationship field e-book. "Relationship field" refers to the complex interpersonal network in which an individual influences others through specific behaviors and attitudes.
This is a mind map about accounting books and accounting records. The main contents include: the focus of this chapter, reflecting the business results process of the enterprise, the loan and credit accounting method, and the original book of the person.
This template shows the structure and function of the reproductive system in the form of a mind map. It introduces the various components of the internal and external genitals, and sorts out the knowledge clearly to help you become familiar with the key points of knowledge.
This is a mind map about the interpretation and summary of the relationship field e-book, Main content: Overview of the essence interpretation and overview of the relationship field e-book. "Relationship field" refers to the complex interpersonal network in which an individual influences others through specific behaviors and attitudes.
This is a mind map about accounting books and accounting records. The main contents include: the focus of this chapter, reflecting the business results process of the enterprise, the loan and credit accounting method, and the original book of the person.
組み合わせ論理回路
分析方法
代数的方法
1. 回路図に従って段階的に導出し、最終的な出力論理関数式を取得します。
2. 出力関数式に基づいて真理値表をリストします。
3. 真理値表に基づいて、論理関数の基本的な機能をまとめる
よく使用される 5 つの組み合わせ論理回路
全加算器
1ビット全加算器(1ビット2進数の加算完了、3入力2出力)
シリアルキャリー加算器(算術演算の規則に従い、入力と出力はLowからHighへ)
桁上げ先読み加算器(各ビットの桁上げ信号を並列生成)
エンコーダ
出力の 2 進数は、入力状況 [N (入力) <= 2**n (出力)] (多い方の端から少ない方の端へ) を反映します。
簡易エンコーダ(入力信号の優先順位が認識できない)
プライオリティエンコーダ
機能拡張
1. 必要なチップの数を決定します (例として 8-3 から 16-4 への拡張を取り上げます)。
2. 入力ポートと出力ポートを決定します (16=8*2、4=3 1)
3 より: 出力はロー レベルでアクティブになり、エンコードしていないときはハイ レベルを出力するため、AND ゲートを使用して 2 つのチップの出力を結合します。
1 の由来: 残りの 2 つの出力は YEX と YS です。符号化するとき、EX は 0、S は 1 であるため、上位スライスの S を ST に接続して、上位スライスが符号化されるときに下位スライスが符号化されないようにすることができます。逆コード出力なので、上位ビットチップのEXはY3ネゲートにできるので、上位ビットチップの逆コード出力は0000-0111、つまり15-8となります。
デコーダー (少数から多数)
入力された 2 進数を変換して出力します (N 出力 <= 2**n 入力) (Yi=mi)
2線式から4線式デコーダ(真理値表、論理記号)
3線から8線へのデコーダ
4線~10線デコーダ(BCD10進デコーダ)(A3をアクティブローレベルイネーブル端子とみなした場合、3線~8線デコーダとみなせます)
機能拡張(出力端子を整然と配置するため、新たに追加した入力端子は上位入力端子として使用することが一般的です)
2-4を3-8に拡大
2-4 と 4-10 を 5-32 に拡張
イネーブル入力を変更するには、デコーダをデータ ディストリビュータ (1 対多) として使用できます (異なるアドレス変数に従ってイネーブル入力を異なる出力に分配します)。
7セグメント表示デコーダ
LT はランプテスト入力ではありません。=0 の場合、出力はすべてハイレベル点灯になります。
BI はブランキング入力ではありません。=0 の場合、すべての出力はローレベルとなり消灯します。
RBI はゼロキリング入力です。 =0 の場合、出力がデジタル 0 の場合は出力されず、出力 RBO (ゼロキリング出力) は 0 になります。
数値コンパレータ(3出力)
1ビット数値コンパレータ
4桁数値コンパレータを内蔵
ビット拡張(高ビット比から低ビット比へ)
カスケード拡張 (下位ビット出力が上位ビットカスケード入力として機能)
並列拡張(1個多く使用、例えば4ビットを16ビットに拡張、5個使用)
データセレクター(複数から1つを選択)
N入力端子=2**nアドレス端子、(Y=åmiDi)
4対1データセレクター
デュアル 4:1 データ セレクター
8対1データセレクター
機能拡張
Double 4-select 1 は 8-select 1 に拡張されます (NOT ゲートを使用して 2 つのイネーブル端子を接続します) (出力がハイレベルアクティブであるため、OR ゲートを使用して 2 つの出力端子を接続します)
8-1を32-1(アドレス端子3→アドレス端子5)に拡張(8-1を4チップ使用するため、4チップ対1の機能を実現するために2-4デコーダを使用) -チップの選択)