Galerie de cartes mentales bus système
Il s'agit d'une carte mentale sur les bus système. Le contenu principal comprend : le contrôle de la communication des bus, la structure des bus, la classification des bus, le contrôle des bus, les caractéristiques des bus et les concepts des bus.
Modifié à 2024-10-27 10:47:50這是一篇關於把時間當作朋友的心智圖,《把時間當作朋友》是一本關於時間管理和個人成長的實用指南。作者李笑來透過豐富的故事和生動的例子,教導讀者如何克服拖延、提高效率、規劃未來等實用技巧。這本書不僅適合正在為未來奮鬥的年輕人,也適合所有希望更好地管理時間、實現個人成長的人。
This is a mind map about treating time as a friend. "Treating Time as a Friend" is a practical guide on time management and personal growth. Author Li Xiaolai teaches readers practical skills on how to overcome procrastination, improve efficiency, and plan for the future through rich stories and vivid examples. This book is not only suitable for young people who are struggling for the future, but also for everyone who wants to better manage time and achieve personal growth.
這七個習慣相輔相成,共同構成了高效能人士的核心特質。透過培養這些習慣,人們可以提升自己的領導力、溝通能力、團隊協作能力和自我管理能力,從而在工作和生活中取得更大的成功。
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bus système
notion de bus
Le bus est en fait composé de nombreuses lignes et canaux de transmission. Chaque ligne peut transmettre des codes binaires bit par bit. Une chaîne de codes binaires peut être transmise un par un sur une période donnée.
structure de bus
Architecture à bus unique centrée sur le processeur
Avantages : divers périphériques d'E/S sont connectés au bus d'E/S via l'interface d'E/S, ce qui facilite l'ajout et la suppression de périphériques.
Inconvénients : Cette structure occupe toujours le CPU lorsque le périphérique d'E/S échange des informations avec la mémoire principale, elle affecte donc également l'efficacité de travail du CPU.
Structure de bus unique
Avantages : Lorsque le périphérique d'E/S échange des informations avec la mémoire principale, cela n'affecte en principe pas le fonctionnement du processeur, et le processeur peut toujours continuer à traiter des opérations qui n'accèdent pas aux périphériques de stockage ou d'E/S. Cela améliore l'efficacité du processeur
Inconvénients : Il n'y a qu'un seul ensemble de bus. Lorsque chaque composant souhaite occuper le bus à un certain moment, des conflits surviennent.
Architecture double bus centrée sur la mémoire
Avantages : Sur la base du bus unique, un bus est ouvert entre le CPU et la mémoire principale, appelé bus de stockage. Ce groupe de bus a une vitesse élevée et est uniquement utilisé pour transmettre des informations entre la mémoire principale et le CPU. ce qui améliore non seulement l'efficacité de la transmission, réduit la charge sur le bus système et conserve la fonctionnalité d'échange d'informations entre les périphériques d'E/S et la mémoire sans passer par le CPU.
Inconvénients : Des conflits peuvent survenir lors de l'échange d'informations
Structure à double bus
La caractéristique de la structure à double bus est de séparer les dispositifs d'E/S à vitesse inférieure du bus unique pour former une structure dans laquelle le bus de stockage et le bus d'E/S sont séparés et la vitesse de réponse a changé.
Structure à trois bus
Le bus de stockage sous-thème est utilisé pour la transmission entre le processeur et le stockage. Le bus d'E/S est utilisé pour transférer des informations entre le processeur et divers périphériques d'E/S. Le bus DMA est utilisé pour échanger directement des informations entre les périphériques d'E/S à grande vitesse et le stockage. Parmi les trois structures de lignes, un seul bus peut être utilisé à la fois. Le bus de stockage et le bus DNA ne peuvent pas accéder aux composants en même temps. Le bus d'E/S ne peut être utilisé que lorsque le CPU exécute des instructions d'E/S.
Classement des bus
Selon la méthode de transmission des données
Bus de transfert parallèle
bus de transmission série
Par largeur de transfert
Bus de transmission 8 bits
Bus de transmission 16 bits
Bus de transfert 32 bits
Selon le domaine d'utilisation
bus périphérique
Bus de mesure et de contrôle
bus de communication réseau
Différences selon les pièces de connexion
Bus sur puce
bus système
bus de communication
Différentes informations sont transmises selon le bus système
bus de données
bus d'adresses
bus de commande
Caractéristiques des bus
performances des autobus
①Largeur du bus : fait généralement référence au nombre de bus de données, exprimé en bits, tels que 8 bits, 16 bits, 32 bits, 64 bits (c'est-à-dire 8, 16, 32, 64).
②Bande passante du bus : la bande passante du bus peut être comprise comme le taux de transmission des données du bus, c'est-à-dire le nombre de bits de données transmis sur le bus par unité de temps. Elle est généralement mesurée par le nombre d'octets d'informations transmis par seconde. L'unité disponible est le MBps (mégaoctets par seconde express). Par exemple, si la fréquence de fonctionnement du bus est de 33 MHz et que la largeur du bus est de 32 bits (4B), la bande passante du bus est de 33x(32÷8)=132 MBps.
③Synchronisation d'horloge/asynchrone : le bus sur lequel les données sur le bus fonctionnent de manière synchrone avec l'horloge est appelé bus synchrone, et le bus qui fonctionne de manière asynchrone avec l'horloge est appelé bus asynchrone.
④Multiplexage de bus : deux signaux sont transmis en temps partagé sur une ligne de signal. Par exemple, le bus d'adresses et le bus de données sont généralement des bus physiquement distincts. Le bus d'adresses transmet des codes d'adresse et le bus de données transmet des informations de données. Afin d'améliorer l'utilisation du bus et d'optimiser la conception, le bus d'adresses et le bus de données partagent un ensemble de lignes physiques, et les signaux d'adresse et les signaux de données sont transmis en temps partagé sur cet ensemble de lignes physiques, qui est le multiplexage du bus.
⑤Nombre de lignes de signal : la somme des trois numéros de bus : bus d'adresse, bus de données et bus de contrôle.
⑥Mode de contrôle du bus : y compris le travail en rafale, la configuration automatique, le mode d'arbitrage, le mode logique, le mode de comptage, etc.
⑦Autres indicateurs : tels que la capacité de charge, la tension d'alimentation (que 5 V ou 3,3 V soient utilisés), si la largeur du bus peut être étendue, etc.
contrôle des bus
Requêtes chaînées : sensibles aux défauts de circuit
Requête de synchronisation de compteur : pas aussi sensible aux défauts de circuit que la requête en chaîne, mais le contrôle est complexe
Méthode de demande indépendante : réponse rapide, séquence flexible de priorité et de limite et contrôle complexe
Contrôle des communications par bus
cycle de bus
Étape d'attribution des candidatures
phase d'adressage
phase de transfert
étape finale
Méthode de communication
Communication synchrone
Communication asynchrone
(1) Aucune méthode de verrouillage Une fois que le module maître a envoyé le signal de demande, il n'a pas besoin d'attendre le signal de réponse du module esclave. Au lieu de cela, après un certain temps, il confirme que le module esclave a reçu le signal de demande, puis annule son signal de demande ; une fois que le module esclave a reçu le signal de demande, il annulera le signal de demande lorsque les conditions le permettent. Un signal de réponse est envoyé lorsque le module est en cours d'exécution et après un certain temps (les paramètres de cette période sont différents pour différents appareils), après avoir confirmé que le module principal a reçu le signal de réponse, il annule automatiquement le signal de réponse. On voit qu’il n’y a pas de relation imbriquée entre les parties en communication. Par exemple, lorsque le CPU écrit des informations dans la mémoire principale, le CPU doit successivement fournir des signaux d'adresse, des commandes d'écriture et des données d'écriture, c'est-à-dire que cette méthode est utilisée.
(2) Méthode semi-verrouillée Lorsque le module maître envoie un signal de demande, il doit attendre le signal de réponse du module esclave avant d'annuler son signal de demande. Il existe une relation de verrouillage tandis que le module esclave envoie un signal de réponse après avoir reçu le signal de demande, mais ce n'est pas le cas. Il faut attendre pour savoir que le signal de demande du module maître a été annulé, mais annuler automatiquement son signal de réponse après un certain temps, sans relation de verrouillage. Puisqu’un côté a une relation d’imbrication et que l’autre n’a pas de relation d’imbrication, on parle de méthode semi-imbriquée. Par exemple, dans un système multi-machines, lorsqu'un processeur doit accéder à la mémoire partagée (mémoire accessible à tous les processeurs), après que le processeur ait émis une commande d'accès à la mémoire, il doit recevoir un signal de réponse indiquant que la mémoire n'est pas occupée avant de pouvoir effectuer réellement l’opération d’accès à la mémoire.
(3) Méthode de verrouillage complet Lorsque le module maître envoie un signal de requête, il doit attendre la réponse du module esclave avant d'annuler son signal de requête ; lorsque le module esclave envoie un signal de réponse, il doit attendre d'être informé que le signal de requête du module maître a été annulé auparavant. annulant son signal de réponse. Il existe une relation d'imbrication entre les deux parties, c'est pourquoi on l'appelle méthode d'imbrication totale. Par exemple, dans la communication réseau, les deux parties communicantes adoptent une méthode entièrement verrouillée. La communication asynchrone peut être utilisée pour le transfert parallèle ou le transfert série. La communication parallèle asynchrone est visible sur la figure 5.6, dans laquelle « Prêt » et « Strobe » sont des signaux de contact. Dans la communication série asynchrone, il n'y a pas d'horloge de synchronisation et il n'est pas nécessaire de transmettre des signaux de synchronisation pendant la transmission des données. Afin de confirmer les caractères transmis, le format de caractère convenu est : 1 bit de démarrage (niveau bas), 5 à 8 bits de données (par exemple, le code ASCII est de 7 bits), 1 bit de parité (pour la détection d'erreurs) 1 ou 1,5 ou 2. bits d'arrêt (haut). Lors de la transmission, le bit de début est suivi du bit le plus bas du caractère à transmettre, et la fin de chaque caractère est un bit d'arrêt de haut niveau. Le bit de début et le bit d'arrêt constituent une trame, et l'intervalle entre deux trames peut être de n'importe quelle longueur. La figure 3.19 est un format de transmission série asynchrone avec deux débits de transmission de données. La figure 3.19(a) a des bits inactifs (niveau haut) entre deux trames, tandis que la figure 3.19(b) n'a pas de bits inactifs entre deux trames, donc le taux de transfert de données. est plus élevé.
communication semi-synchrone
Communication séparée