Галерея диаграмм связей Карта разума цифровой логической схемы
Цифровые логические схемы, подробное описание последовательных логических схем, схем логических вентилей, основ цифровой логики, комбинационных логических схем, полупроводниковых запоминающих устройств, цифро-аналогового и аналого-цифрового преобразования.
Отредактировано в 2022-05-11 11:08:56цифровая логическая схема
последовательная логическая схема
Защелки
Базовая защелка RS (набор сброса) (используются два перекрестно связанных вентиля ИЛИ)
Запираемая защелка RS (сначала управляющий сигнал C и операция RS AND)
Запираемая защелка D (когда C=1, Q(n 1)=D)
курок
Определение: Используйте специальный сигнал управления синхронизацией часов, чтобы ограничить время изменения состояния блока памяти.
триггер «главный-подчиненный»
Главный-ведомый триггер RS
Форма: соединены две одинаковые защелки RS. Управляющий сигнал обеспечивается внешним тактовым сигналом CLK. Они взаимно инвертируются. Защелки «главный-ведомый» запираются попеременно.
Сохранить, установить на ноль, установить на 1, отключить (все RS равны 1)
Триггер Master-Slave D: подключены две одинаковые защелки D, сигнал управления обеспечивается внешним CLK, и они расположены напротив друг друга.
Главный-подчиненный триггер JK
Он состоит из D-триггера «главный-подчиненный» и нескольких схем затворов.
Удерживать, установить на 0, установить на 1, перевернуть (оба JK равны 1)
триггер «главный-подчиненный»
Преимущества: он решает проблему сальто (многократных изменений сигнала возбуждения) и колебаний защелки (когда сигнал управления действителен, что эквивалентно двум комбинированным схемам, образующим систему обратной связи, которая представляет собой сеть взаимной обратной связи, и система может быть подвержены воздействию переходных характеристик, нестабильны и осциллируют).
Недостатки: Требуется, чтобы входные данные оставались постоянными во время приема данных основной защелкой, чтобы избежать каких-либо помех.
крайний триггер
Триггер может получать данные только при переходе тактового сигнала (нарастающем или спадающем фронте) (строго говоря, в течение очень короткого периода времени до и после перехода)
Поддерживать триггер блокировки края
КМОП-синхронизация по краю
Импульсные рабочие характеристики
Время настройки: входной сигнал поступает за период времени (Tset) до прихода фронта тактового импульса.
Время удержания: после поступления тактового импульса входной сигнал должен оставаться неизменным в течение определенного периода времени (Th).
Время задержки передачи: время, необходимое от края временного импульса до стабильного установления нового состояния триггера.
Максимальная тактовая частота, ширина импульса, энергопотребление
Примеры применения
Переключатель с защитой от вибрации: устраняет серию пульсирующих вибраций, возникающих при выключении или включении механического переключателя.
Асинхронная синхронизация импульсов
Генератор одиночных импульсов: схема, которая преобразует входной импульс произвольной ширины в одиночный импульс определенной ширины.
Анализ и проектирование последовательных логических схем
анализировать
Синхронизация: выходное уравнение — уравнение движения — уравнение состояния — таблица состояний — диаграмма состояний — логическая функция.
Асинхронный: импульсный/потенциальный тип
Синхронное проектирование: диаграмма состояний - упрощение и удаление избыточных состояний - двоичное кодирование - триггер - выход привода - проверка характеристики самозапуска (когда число состояний последовательной схемы не равно показателю степени) из 2 будет избыточность в последовательной схеме. Недействительное состояние: как только схема переходит в недействительное состояние, она может автоматически вернуться в определенное допустимое состояние после ограниченного количества тактов)
Конечный автомат
Тип Мура: выходной сигнал связан только с текущим состоянием конечного автомата и не имеет ничего общего с входным сигналом в текущий момент времени.
Тип Мили: выходной сигнал связан не только с состоянием в текущий момент, но также и с входным сигналом в текущий момент.
приключение
Асинхронная последовательная логическая схема: трудно определить порядок, в котором сигнал возбуждения и тактовый сигнал поступают на один и тот же триггер.
Синхронная последовательная логическая схема: вентиль имеет ограниченную нагрузочную способность. Фактически, один тактовый сигнал используется для управления несколькими цепями затвора, а затем эти схемы затвора управляют несколькими триггерами. Однако из-за времени задержки передачи каждого вентиля.
Устранение: используйте синхронный режим вместо асинхронного, чтобы увеличить задержку передачи сигнала.
прилавок
Асинхронный счетчик
Асинхронный двоичный счетчик: каждый триггер подключается как Т'-триггер, а триггеры соединены последовательно. Выход триггера младшего порядка используется в качестве тактового входа триггера старшего порядка. -flop Максимальная рабочая частота f=1/nTpf.
Асинхронный десятичный счетчик: на основе асинхронного двоичного сумматора добавляется вентиль И-НЕ. Входы вентиля И-НЕ — Q3 и Q1. Когда оба элемента равны 1, на выходе вентиля И-НЕ низкий уровень, и все триггеры в счетчике очищаются.
счетчик синхронизации
Синхронный двоичный счетчик: состоит из триггера T, T0=1 Ti=Q(i-1)Q(i-2)....Q1Q0 максимальная частота f=1/(Tpf Tpg)
Синхронизированный десятичный счетчик
Реверсивный счетчик: можно добавлять или вычитать
Универсальная интеграция синхронизации
74163 (двоичный), 74160 (BCD), 74190 (обратимый)
Произвольный базовый счетчик
Метод сброса обратной связи: использование двоичного кода соответствующего состояния для генерации асинхронного сигнала очистки через комбинационную схему.
Метод установки обратной связи (настройка числа): повторное помещение определенного значения в счетчик для перехода между состояниями M-N.
приложение
Генератор сигналов последовательности: счетчик плюс селектор данных
Схема сканирования клавиатуры
регистр
Компоненты последовательной логики, которые временно хранят вторичные цифровые числа.
Один тип представляет собой регистр, состоящий из параллельных многоразрядных D-триггеров. Данные сохраняются при поступлении эффективного фронта тактового сигнала. Другой тип состоит из D-защелок. Данные сохраняются на определенном согласованном уровне. Часы. .
Регистр сдвига
Односторонний сдвиговый регистр: односторонний сдвиговый регистр с последовательным входом/параллельным выходом;
двунаправленный сдвиговый регистр
приложение
Программируемый кроссовер
последовательный сумматор
последовательный аккумулятор
Генератор сигналов последовательности
счетчик сдвигового регистра
кольцевой счетчик
счетчик витых колец
Цифро-аналоговое и аналого-цифровое преобразование
Цифро-аналоговый преобразователь
Классификация
ЦАП с инвертированным Т-образным резистором: только R и 2R,
Резисторный сетевой ЦАП: меньше сопротивление, но большая разница
Технические параметры
Разрешение: способность определять минимальное выходное напряжение.
Ошибка преобразования: колебание опорного напряжения, дрейф нулевой точки операционного усилителя, сопротивление включения и падение напряжения во включенном состоянии аналогового ключа, отклонение сопротивления резистора в резисторной сети, половина минимального выходного напряжения.
Скорость преобразования: время установки, время от внезапного изменения входной цифровой величины до тех пор, пока выходное напряжение не войдет в диапазон -0,5LSB от установившегося значения.
Точность: при сравнении фактического результата с идеальным значением он определяется дифференциальной нелинейностью и интегральной нелинейностью.
линейность, монотонность
Аналого-цифровой преобразователь
Основные принципы: выборка, хранение, квантование, кодирование.
Классификация
Аналого-цифровой преобразователь последовательного приближения
Двойной интегрирующий аналого-цифровой преобразователь: преобразует входной аналоговый сигнал напряжения в пропорциональный ему временной сигнал, а затем считает тактовые импульсы фиксированной частоты в пределах этого временного интервала. Результат счета пропорционален входному аналоговому цифровому сигналу.
Технические параметры
Разрешение: количество выводимых двоичных цифр.
Ошибка преобразования: кратно младшему биту
Скорость преобразования: время, необходимое для завершения преобразования AD-конвертера.
Генерация и формирование импульсных сигналов
Встроенный таймер 555 --- базовая структура: резисторный делитель, компаратор напряжения, защелка RS, разряд транзистора и освещение.
Схема триггера Шмитта
Выходные характеристики: есть два стабильных состояния (высокий и низкий уровни, но стабильное состояние должно поддерживаться уровнем входного сигнала, оно имеет гистерезисные характеристики передачи напряжения);
Использование таймера 555 для построения триггерной схемы Шмитта
Преобразование формы сигнала, формирование импульса, идентификация амплитуды импульса
моностабильная триггерная схема
Состав и принцип работы: устойчивое состояние, временное устойчивое состояние, продолжительность временного устойчивого состояния t = RC, автоматически возвращается в стабильное состояние.
Формирование импульса, задержка импульса, синхронизация импульса
мультивибратор
Автогенератор может автоматически генерировать генератор прямоугольных импульсов определенной частоты и определенной ширины импульса после включения питания без необходимости внешнего триггерного сигнала.
Два переходных стабильных состояния
программируемое логическое устройство
Базовая структура: структура AND или массива, структура таблицы поиска (LUT).
PAL: программируемый или массивный, фиксированный или массивный
GAL: программируемый или массив, фиксированный или массив
CPLD: программируемый массив И-ИЛИ, макроячейка выходной логики.
FPGA: LUT, базовая структура: IOB (программируемый модуль ввода и вывода) CLB (конфигурируемый логический модуль) ICR (ресурс межсоединения) SRAM (статическая память)
Полупроводниковое запоминающее устройство
ПЗУ
Фиксированное ПЗУ: декодер адреса плюс массив хранения, информация сохраняется во время производства.
Программируемое ПЗУ
Одноразовое программируемое ПЗУ (PROM)
Оптически стираемое программируемое ПЗУ (EPROM): лавинная запись, массовое стирание под воздействием УФ-излучения.
Электрически стираемое программируемое ПЗУ (EEPROM): функции стирания и перезаписи слов под высоким напряжением, туннельный эффект
Флэш-память
БАРАН
Схема управления чтением и записью матрицы памяти декодера адреса
Биполярное ОЗУ
Полевой транзистор ОЗУ
СРАМ
DRAM: циклическая зарядка
комбинационная логическая схема
приключение
статическое приключение
Определение: До и после изменения входного сигнала установившийся выходной сигнал не должен меняться, но в процессе изменения входного сигнала появляются сбои.
Классификация
Функциональное приключение
Определение: Когда изменяются несколько входных величин, переменные изменяются с разной скоростью.
Устранение: Стробирующий импульс появляется после того, как изменения схемы, вызванные изменениями входа, стабилизируются, так что получается безрисковый устойчивый выходной сигнал.
логическое приключение
Определение: Во входной переменной имеется только одно изменение, которое исключает функциональные опасности и фактически представляет задержку ворот.
Устранение: Измените схему логики и добавьте избыточные условия (включая условия произведения оставшихся инвариантных переменных) к простейшему выходному сигналу;
динамичное приключение
Определение: до и после изменения входных данных установившийся выходной сигнал должен измениться, но в процессе изменения входных данных выходной сигнал будет кратковременно повторяться.
Устранение: Обычно это вызвано статическим риском в передней части схемы. Таким образом, статический риск можно устранить. Динамический риск также можно устранить.
Язык Verilog — реализация DDS на FPGA.
Кодер
двоичный кодировщик
Взаимоисключающий энкодер, при этом только один из N входных терминалов энкодера находится на допустимом уровне
приоритетный кодер
8-проводной-3-проводной приоритетный датчик 74148
10-проводной-4-проводной приоритетный датчик 74147
Декодер/распределитель данных
Двухстрочный и четырехстрочный декодер, трехстрочный и восьмистрочный декодер, четырехстрочный и 16-строчный декодер
декодер дисплея
селектор данных
N терминалов ввода данных, k терминалов ввода адресного кода и один терминал вывода данных
схема арифметических операций
базовый сумматор
Полусумматор HA: учитывает сложение только двух однобитных двоичных чисел, независимо от переноса младшего бита.
Полный сумматор FA: учитывая низкий перенос, его можно реализовать с помощью двух полусумматоров и логического элемента ИЛИ.
сумматор последовательного переноса
высокоскоростной сумматор
Полностью параллельный сумматор: выходная сумма S многоразрядного сумматора и наивысший сигнал переноса всегда могут быть записаны как простейшее логическое выражение входных сигналов A и B. Следовательно, для реализации логики схемы можно использовать двухуровневую вентильную структуру. функция, но когда количество бит слишком велико, количество вентильных схем резко увеличится, и структура схемы станет слишком сложной.
перенос вперед
Идея: входной сигнал переноса, добавляемый к каждому полному сумматору, получается заранее через логическую схему.
Схема переноса CLA: сигнал переноса может быть выражен как функция P и G, G=AB; когда P и G известны, сигнал переноса может быть получен до тех пор, пока он проходит через задержку; схема двухуровневого вентиля.
Сумматор с упреждающим переносом обычно использует 4-битный сумматор в качестве базового модуля и реализует сумматор с битами, кратными 4, в иерархической структуре.
полный вычитатель
Числовой компаратор
транскодер
схема логического вентиля
Коммутационные характеристики транзисторов: полупроводниковые диоды, транзисторы, МОП-лампы.
Схемы с дискретными компонентами: диод И, диод ИЛИ, транзистор НЕ затвор.
Схема затвора ТТЛ
Характеристики передачи напряжения затвора TTL NAND
основы цифровой логики
кодирование
Код BCD: код 8421, код 5421, код 2421, оставшиеся 3 кода.
Код Грея: циклический код. Между двумя соседними кодами имеется только одно различие, а остальные биты одинаковы.
код проверки четности
Буквенно-цифровой код: ASCII (7 бит).
Основные законы и правила логической алгебры
Основные правила: замена, инверсия, двойственность.
Часто используемые формулы, основные законы, исключительные или идентичные или логические операции.
Стандартная форма логической функции
Минимальный срок
Стандартное И или формула
Максимальный срок
стандартное ИЛИ и
Упрощение логических функций
метод формулы
Упрощение карты Карно