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心智圖資源庫 《數位電子技術基礎簡明教學》餘孟嘗
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《數位電子技術基礎簡明教學》餘孟嘗
《數位電子技術基礎簡明教學》清華大學.餘孟嘗.第四版(包括邏輯代數基礎、閘電路、組合邏輯電路、觸發器、時序邏輯電路)等，有需要的朋友趕緊收藏吧！
編輯於2023-11-30 19:36:16
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數位電子技術基礎
第一章 邏輯代數基礎
概述
數位電路及其特點
定義
數位電路就是用來傳輸和處理數位訊號的電子電路，它主要研究輸出與輸入訊號之間的因果關係，一般稱為邏輯關係，因此數位電路又稱為數位邏輯電路。
特點
①電路結構簡單，方便整合。 ②在數位電路中，電晶體皆工作在飽和區或截止區，工作在開關狀態，因而數位電路 的抗干擾能力強，可靠性高。 ③數位資訊便於長期保存和加密。 ④數位積體電路產品系列全，通用性強，成本低。 ⑤數位電路不僅能完成數值運算，還能進行邏輯判斷等。
常用數制
十進制（D）：逢十進一
數位：0~9
位權：
例：
二進位（B）：逢二進一
數位：0，1
位權：
例：
八進位(O)：逢八進一
數位：0~7
位權：
例：
十六進位（H）：逢十六進一
數位：0~9，A(10)，B(11)，C(12)，D(13)，E(14)，F(15)
位權：
例：
數制之間的轉換
二-十轉換
對於小數部分，可以用連乘法
二-八轉換
每3位二進制數相當於1位八進制數
每1位八進制數相當於3位二進制數
二-十六轉換
每4位二進制數相當於1位十六進制數
每1位十六進制數相當於4位二進制數
二進位編碼
8421碼（又稱BCD碼）：
5211碼：
1.1 邏輯代數的基本概念、公式與定理
三種基本邏輯關係
與
邏輯表達式：
邏輯符號：
或
邏輯表達式：
邏輯符號：
非
邏輯表達式：
邏輯符號：
幾種常用的邏輯運算
與非
邏輯表達式：
邏輯符號：
或非
邏輯表達式：
邏輯符號：
與或非
邏輯表達式：
邏輯符號：
異或
邏輯表達式：
邏輯符號：
規則：相反出1，相同出0
同或
邏輯表達式：
邏輯符號：
規則：相同出1，相反出0
公式和定理
1 變數和常數的關係
2 滿足交換律、結合律、分配律
特例：
3 同一律：
4 德摩根定律：
5 原變數的吸收：
6反變數的吸收：
7 新增項定理：
推論：
8 三個規則
代入規則：在任何邏輯等式中，如果等式兩邊所有出現某一變數的地方，都代之以一個函數，則等式仍然成立
反演規則：
對偶規則：如果兩個表達式相等，則它們的對偶式也一定相等
1.2 邏輯函數的化簡方法
邏輯函數的最簡形式
標準與或式：由最小項之和所組成的形式
最小項：每個變數都以原變數或反變數的形式，作為一個因子在乘積項中出現且僅出現一次。若函數含有四個變量，則每個乘積項都有四個因子
變數的全部最小項之和為1
最簡與或式：乘積項的個數最少，每個乘積項中相乘的變數個數也是最少的與或表達式
最簡與非與非式：僅由與運算和非運算構成的算式，由最簡與或式兩次取反得到
其他最簡式（不常用）
化簡方法
公式法
①並項法：利用公式把兩個乘積項合併起來，消去一個變數。
②吸收法：利用公式吸收多餘的乘積項。
③消去法：利用公式消去乘積項中多餘的因數。
④配項相消法：利用公式在函數與或表達式中加上多餘項--冗餘項，以消去更多的乘積項，從而獲得最簡與或式。
卡諾圖法
卡諾圖的形式
二變量的卡諾圖：
三變數的卡諾圖：
四變數的卡諾圖：
化簡步驟
1 畫函數的卡諾圖
2 畫包圍圈，合併最小項
畫包圍圈的原則
1 先圈孤立項，再圈僅有一種合併方式的最小項
2 圈越大越好，但圈的個數越少越好
3 最小項可重複被圈，但每個圈中至少有一個新的最小項
4 必需把組成函數的全部最小項圈完，並做認真比較、檢查才能寫出最簡與或式
3 寫出最簡與或式
具有約束項的化簡：約束項所包含的最小項在圖中表示為“X”
1.3 邏輯函數的表示方式及其相互之間的轉換
表示方式
邏輯表達式：
真值表：
卡諾圖：
邏輯圖：
波形圖：
表示方式之間的轉換
五種表示法在本質上是相通的，可以互相轉換。
第四章 組合邏輯電路
概述
1 組合邏輯函數的特點
邏輯功能特性：電路在任何時刻的輸出狀態只取決於該時刻的輸入狀態，而與原來的狀態無關
電路結構特點
①輸出、輸入之間沒有回授延遲電路
②不包含記憶元件(觸發器)，僅由閘電路構成
2 組合電路邏輯功能表示方法
真值表、卡諾圖、邏輯運算式、波形圖等，都可以用來表示組合電路的邏輯功能。
3 組合電路的分類
依邏輯功能不同：加法器、數值比較器、編碼器、譯碼器、資料選擇器、資料分配器、唯讀記憶體
按下開關元件不同：CMOS、TTL
依集成度不同：SSI、MSI、LSI、VLSI
4.1 組合電路的基本分析方法與設計方法
1 分析方法
步驟：
2 設計方法
步驟：
4.2 加法器
二進制數的算術運算
參考第一章的進位轉換
半加法器：兩個1位元二進位數相加，且不考慮低位進位
真值表：
函數式：
國標符號：
全加法器：兩個同位的加數和來自低位的進位三者相加，這種加法運算就是全加
真值表：
函數式：
國標符號：
整合式全加器（雙全加器）
TTL:
CMOS:
加法器：實現多位二進制數相加的電路
算術式：
4位元串行進位加法器
特點：電路簡單，但運算速度不高
連接圖：
超前進位加法器
定義：在做加法時，各位數的進位訊號由輸入二進位數直接產生的加法器
特點：速度快，但電路複雜
連接圖：
4.3 編碼器和譯碼器
碼制：採用多位數碼，以某一規則表示不同事物資訊的方法
編碼器
二進位編碼器：
三位二進位編碼器（8線-3線編碼器）
示意框圖：
編碼表：
特點：
三位二進位優先編碼器
編碼表：
特點：優先編碼，即允許幾個訊號同時輸入，但只對優先順序高最高的訊號編碼
整合8線-3線優先編碼器
編碼表：
2片8線-3線優先編碼器級聯為1片16線-4線優先編碼器 3片8線-3線優先編碼器級聯為1片24線-5線優先編碼器 4片8線-3線優先編碼器級聯為1片32線-5線優先編碼器
二-十進位編碼器：用4位元二進位代碼對0~9這十個訊號進行編碼
8421BCD碼編碼器（10線-4線編碼器）
示意框圖：
編碼表：
8421BCD碼優先編碼器
編碼表：
譯碼器
二進位譯碼器：把二進位代碼的各種狀態依其原意翻譯成對應輸出訊號的電路
功能特點：輸出端提供全部最小項
裝置舉例
整合3線-8線譯碼器：
裝置：
輸入選通控制端：
真值表：
二進位譯碼器的級聯
兩片3線-8線譯碼器連接形成4線-16線譯碼器
裝置：
三片3線-8線譯碼器連接形成5線-24線譯碼器
裝置：
真值表：
整合2線-4線譯碼器
功能示意圖：
真值表：
用二進位譯碼器實現組合邏輯函數
由於二進位譯碼器的輸出端能提供輸入變數的全部最小項，而任何組合邏輯函數都可以變換為最小項總和的標準式，因此用二進位譯碼器和閘電路可實現任何組合邏輯函數
二-十進位譯碼器：將十進制數的二進位編碼即BCD碼翻譯成對應的10個輸出訊號的電路
8421BCD碼譯碼器
顯示譯碼器：把數字、文字和符號等的二進位編碼翻譯成人們習慣的形式顯示出來
數位顯示器
顯示譯碼器
4.4 資料選擇器和分配器
資料選擇器：多路輸入選擇一路輸出的電路
字母表示
D為資料輸入端
A為位址輸入端
為選通控制端
Y為資料輸出端
整合4選1資料選擇器
裝置：
真值表：
整合8選1資料選擇器
裝置：
真值表：
整合式資料選擇器的擴展
資料分配器：一路輸入傳送多路輸出的電路
1路-4路資料分配器
示意框圖：
真值表：
整合1路-8路資料分配器
用3線-8線譯碼器來實現
裝置：
4.5 奇偶檢驗器和數值比較器
奇偶檢驗器：利用異或閘的邏輯功能，可以進行奇偶校驗操作
輸出為0，則輸入中1的個數為偶數。 輸出為1，則輸入中1的個數為奇數。
數值比較器
在數位電路中，數值比較器的輸入是要進行比較的二進位數，輸出的是比較的結果
1位數值比較器
示意框圖：
真值表：
4位數值比較器
從高位開始比較，依序逐位進行，直到比較出結果為止
示意框圖：
真值表：
4.6 用中規模積體電路實現組合邏輯函數
1 用資料選擇器實作組合邏輯函數
步驟：
1 選擇資料選擇器：由n=k-1決定（k為函數的變數個數，n為選擇器位址碼的數量）
2 寫函數的標準與或式
3 比較並確定輸入量的表達式
4 畫連線圖
舉例：
2 用二進位譯碼器實現組合邏輯函數
步驟：
1 選擇譯碼器：2變數用2線-4線譯碼器，3變數用3線-8線譯碼器
2 寫函數的標準與非-與非式
3 確認變數與輸入的關係
4 畫連線圖
舉例：
4.7 唯讀記憶體
依寫入方式分類
掩模ROM
可程式ROM
可擦除可編程ROM
ROM結構
4.8 組合電路中的競爭冒險
概念：在組合電路中，當輸入訊號改變狀態時，輸出端可能出現假訊號--過度幹擾脈衝的現象叫做競爭冒險。
競爭與冒險的關係
有競爭不一定會產生冒險，有冒險一定存在競爭。
消除競爭冒險的方法
①引入封鎖脈衝
②引入選通脈衝
③接入濾波電容
④修改邏輯設計，增加冗餘項
第六章 時序邏輯電路
概述
數位電路分為兩大類
組合邏輯電路：基本單元為閘電路
時序邏輯電路：基本單元為觸發器
時序邏輯電路的特點
定義：任何時刻電路的輸出，不僅和該時刻的輸入訊號有關，也取決於電路原來的狀態
示意圖：
電路特點
1 與時間因素（CP）有關
2 含有記憶性的元件（觸發器）
時序邏輯電路功能表示方法
邏輯表達式
輸出方程式：時序電路各輸出訊號的邏輯表達式
驅動方程式：各個觸發器同步輸入訊號的邏輯表達式
狀態方程式：
狀態表、卡諾圖、狀態圖、時序圖
時序邏輯電路的分類
按邏輯功能劃分
計數器
暫存器
移位暫存器
讀/寫記憶體
順序脈衝發生器
按時鐘控制方式劃分
同步時序電路：觸發器共用一個時脈CP，要更新狀態的觸發器同時翻轉
非同步時序電路：電路中所有觸發器沒有共用一個時脈CP
按輸出訊號的特性劃分
穆爾(Moore)型：
米利(Mealy)型：
6.1 時序邏輯電路的基本分析與設計方法
分析方法
分析步驟：
分析舉例：P247例題6.1.1
基本概念
有效狀態：在時序電路中，凡是被利用了的狀態，都叫做有效狀態
無效狀態：在時序電路中，凡是未利用的狀態，都叫做無效狀態
有效循環：在時序電路中，凡是有效狀態形成的循環，都稱為有效循環
無效循環：如果無效狀態形成了循環，那麼這種循環就稱為無效循環
能自啟動：在時序電路中，雖然有無效狀態，但它們沒有形成循環，這樣的時序電路叫做能夠自啟動的時序電路
不能自啟動：在時序電路中，存在無效狀態，而且它們之間形成了循環，這樣的時序電路叫做不能自啟動的時序電路
設計方法
設計步驟
1 進行邏輯抽象，建立原始狀態圖
2 進行狀態化簡，求最簡狀態圖
3 用二進位進行編碼並畫出編碼後的狀態圖
確定二進位代碼的位數：
4 選定觸發器類型並求出時脈方程式、輸出方程式、狀態方程式以及驅動方程
5 畫出邏輯圖
6 檢查設計的電路能否自啟動
設計舉例：P251例題6.1.2
6.2 計數器
概述
計數器的定義：在數位電路中，把記憶輸入CP脈衝個數的操作叫做計數，能實現計數操作的電子電路稱為計數器。
計數器的應用：分頻、定時、產生節拍脈衝與脈衝序列、進行數位運算等
計數器的特點
①一般為Moore型時序電路
②主要組成單元為時鐘觸發器
計數器的分類
按數制分類
二進制計數器
十進制計數器
N進制計數器
以計數方式分類
加法計數器
減法計數器
可逆計數器
按時鐘控制分類
同步計數器
非同步計數器
按開關元件分類
CMOS計數器
TTL計數器
二進制計數器
二進制同步計數器
電路的有效狀態數M：計數器能夠記憶輸入脈衝的數目
3位元二進位同步加法計數器：
4位元二進位同步加法計數器：
n位元二進位同步加法計數器：
3位二進位同步加法計數器
計數規律：
串行進位：
並行進位：
3位二進位同步減法計數器
計數規律：
串行進位：
整合式二進位同步加法計數器
74LS161
邏輯功能示意圖：
功能表：
異步清零：
74LS163
邏輯功能示意圖：同74LS161
功能表：
二進位異步計數器
3位二進位異步加法計數器
狀態圖：
並行進位：
整合式二進位非同步計數器
二-八-十六進位計數器：74197、74LS197
邏輯功能示意圖：
功能表：
十進制計數器（8421BCD碼）
十進制同步計數器
十進位同步加法計數器
狀態圖：
十進制同步減法計數器
狀態圖：
整合十進制同步加法計數器
74LS160
邏輯功能示意圖：
功能表：
74162、74S162、74LS162
邏輯功能示意圖：同74LS160
功能表：
十進制非同步計數器
整合十進制非同步計數器：74LS290
N進制計數器
用同步清零端或置數端歸零獲得N進制計數器的方法
主要步驟
應用舉例：P289例題6.2.1
用非同步清零端或置數端歸零獲得N進制計數器的方法
主要步驟
應用舉例：P290例題6.2.2
計數器容量的擴展
集成計數器一般都設定有級聯用的輸入端和輸出端，只要正確的把它們連接起來，便可得到容量更大的計數器。
第五章 觸發器
概述
對觸發器的基本要求
①具有兩個能自行保持的穩態－0狀態和1狀態
②能夠接受、保存和輸出訊號，即外加觸發訊號時，電路的輸出狀態可以翻轉；在觸發訊號消失後，能將獲得的新態保存下來
觸發器的現態與次態
觸發器的分類
基本觸發器：輸入訊號直接加到輸入端
同步觸發器：輸入訊號經過控制閘門輸入，而控制門受時脈脈波CP訊號的控制，只有CP訊號到來時，輸入訊號才能被接收
邊緣觸發器：只有在CP訊號的上升沿或下降沿時刻，輸入訊號才能被接收
5.1 基本觸發器
狀態的定義：
用與非閘組成的基本觸發器
電路及符號
邏輯電路圖：
邏輯符號：
注意
由與非閘構成的基本觸發器的特性表、特性方程式和由或非閘構成的基本觸發器的相同
用或非門組成的基本觸發器
電路及符號
邏輯電路圖：
邏輯符號：
符號表示
R叫做置0輸入端，習慣上稱為重設端
S叫做置1輸入端，習慣上稱為置位端
特性表：
R=S=1的訊號同時撤銷時狀態不定
特性方程式：
整合基本觸發器
CMOS整合基本觸發器
TTL整合基本觸發器
基本RS觸發器的特點
優點
結構簡單
具有置0、置1和保持的功能
缺點
電路抗干擾能力差
R、S之間存在約束，即兩個輸入不能同時為高電平
5.2 同步觸發器
同步RS觸發器
邏輯電路圖：
國標符號：
特性表：
特性方程式：
RS之間有約束
CP=1期間，若R=S=1，則出現Q和Q非皆為1的不正常狀況
CP=1期間，若R、S分時撤銷，置0或置1，狀態確定
CP=1期間，若R、S同時從1跳到0，則出現競態現象，結果不確定
若R=S=1時，CP突然撤銷，即CP由1跳到0，也會出現競態現象，結果不確定
同步D觸發器
邏輯電路圖：
特性方程式：
特點
無約束問題
CP=1期間，輸出端隨輸入端的變化而變化
當CP脈衝下降沿到來時鎖存，所存的內容是下降沿瞬間D的值
整合同步D觸發器
TTL整合同步D觸發器
CMOS整合同步D觸發器
5.3 邊緣觸發器
邊緣D觸發器
國標符號：
特性方程式：
邊緣D觸發器的特點
CP邊緣（上升沿或下降沿）觸發
抗干擾能力強
只有置0、置1的功能
非同步輸入端的作用
同步輸入端：D叫做同步輸入端，因為D端的輸入訊號受時脈CP的控制
非同步輸入端：
帶有非同步輸入端的邊緣D觸發器：
整合邊緣D觸發器
COMS邊緣D觸發器CC4013
符號：
引出端功能：
特性表：
TTL邊緣D觸發器7474
符號：
引出端功能：
特性表：
邊緣JK觸發器
國標符號：
特性方程式：
特性表：
邊緣JK觸發器的特點
CP邊緣（上升沿或下降沿）觸發
抗干擾能力強
功能齊全，使用靈活方便
整合JK邊緣觸發器
CMOS邊緣JK觸發器CC4027
國標符號：
引出端功能：
特性表：
TTL邊緣JK觸發器74LS112
國標符號：
引出端功能：
特性表：
邊緣觸發器的功能分類、功能表示方法及轉換
邊緣觸發器邏輯功能分類
JK型觸發器：凡是具有保持、置1、置0、翻轉功能的電路都稱為JK型觸發器
D型觸發器：凡是具有置1、置0功能的電路都稱為D型觸發器
T型觸發器：凡是具有保持、翻轉功能的電路，都稱為T型觸發器
符號：
特性表：
特性方程式：
T'型觸發器：凡是每來一個時脈就會翻轉一次的電路，都稱為T'型觸發器
符號：
特性表：
特性方程式：
邊緣觸發器邏輯功能表示方法
特性表（真值表）
D觸發器：
JK觸發器：
卡諾圖
D觸發器：
JK觸發器：
特性方程
狀態圖
D觸發器：
JK觸發器：
時序圖
D觸發器：
JK觸發器：
邊緣觸發器邏輯功能表示方法間的轉換
第三章 HDL語言簡介(略)
機電2103 215090045 劉家洪
第二章 閘電路
概述
概念：實現基本和常用邏輯運算的電子電路，稱為邏輯閘電路。
高、低電平與正、負邏輯
正邏輯：高電平表示邏輯1，低電平表示邏輯0
負邏輯：高電位表示邏輯0，低電位表示邏輯1
分立元件閘電路和積體閘電路
分立元件閘電路：用分立的元件和導線連接起來構成的閘電路。
整合閘電路：把構成閘電路的元件和連線都製作在一塊半導體晶片上，再封裝起來便構成了積體閘電路。
數位積體電路的整合度：一般將在一塊晶片中含有等效邏輯閘的個數或元件的個數定義為整合度。
2.1 半導體二極體、三極體和MOS管的開關特性
普通開關：靜態特性好，動態特性差
半導體開關：靜態特性差，動態特性好
半導體三極體
特點：具有放大能力，由基極電流控制的開關元件
MOS管
結構和特性
MOS.管的開關性能
2.2 分立元件門電路
二極體與門和或門
二極體與門：
二極體或門：
三極體非門(反相器)
半導體三極體非門
電路圖：
邏輯參數：
MOS三極體非門
電路圖：
邏輯符號：
真值表：
2.3 CMOS積體閘電路
CMOS：互補金屬氧化物半導體
CMOS反相器
電路圖：
工作原理：
CMOS與非閘
電路圖：
工作原理：
CMOS或非閘
電路圖：
工作原理：
CMOS與閘
電路圖：
工作原理：
CMOS或閘
電路圖：
工作原理：
CMOS與或非閘
電路圖：
工作原理：
CMOS異或閘
電路圖：
工作原理：
CMOS傳輸閘
電路圖：
工作原理：
CMOS三態閘
電路圖：
工作原理：
邏輯符號：
CMOS漏極開路門
電路圖：
邏輯符號：
主要特點：
①漏極開路工作時，必須外接電源及電阻；
②可以實現線與功能；
③可實現邏輯電平變換；
④帶負載能力強。
2.4 TTL積體閘電路