Wondershare EdrawMind
MindMap Gallery Chapitre 6 Autobus
- 4
Chapitre 6 Autobus
Il s'agit d'une carte mentale du chapitre 6. Bus Un bus est un ensemble de lignes de transmission d'informations publiques qui peuvent être partagées par plusieurs composants en temps partagé.
Edited at 2024-01-16 15:54:19
- Recommended to you
- Outline
Chapitre 6 Autobus
bus
Aperçu des bus
Concepts de base du bus
définition de bus
Un bus est un ensemble de lignes de transmission d'informations publiques qui peuvent être partagées par plusieurs composants de manière partagée en temps partagé.
Deux caractéristiques
partage de temps
partagé
dispositif de bus
appareil principal
appareil esclave
Caractéristiques des bus
Propriétés mécaniques (taille, forme)
Caractéristiques électriques (sens de transmission et plage de niveau efficace)
Caractéristiques fonctionnelles (fonction de chaque ligne de transmission)
Caractéristiques temporelles (relation entre les signaux et le timing)
Classement des bus
Bus sur puce
La ligne de connexion commune entre les registres internes de la puce CPU et entre les registres et l'ALU.
bus système
Bus de données (bidirectionnel)
Les données peuvent être des données réelles, un code d'instruction ou des informations d'état, et parfois même des informations de contrôle.
Bus d'adresses (unidirectionnel)
Utilisé pour donner l'adresse des données source ou destination sur le bus de données dans l'unité de mémoire principale ou le port E/S.
bus de commande
Ligne de contrôle (aller simple)
Ligne d'état (unidirectionnel)
Pour une certaine ligne de signal, il s'agit d'une transmission unidirectionnelle, mais pour l'ensemble, il s'agit d'une transmission bidirectionnelle.
Bus d'E/S
Il est utilisé pour connecter des périphériques d'E/S à vitesse moyenne et basse et est connecté au bus système via l'interface d'E/S.
Bus de communication (bus externe)
Permettre la communication de données entre les systèmes informatiques ou les ordinateurs et d'autres systèmes (tels que les instruments de contrôle, les communications mobiles, etc.).
Structure du bus système
Structure de bus unique
La structure à bus unique suspend le processeur, la mémoire principale et les périphériques d'E/S (via l'interface d'E/S) sur un ensemble de bus, permettant l'échange direct d'informations entre les périphériques d'E/S et entre les périphériques d'E/S et les périphériques principaux. mémoire.
Notez qu'après l'apparition du contrôleur DMA, le CPU n'est plus le seul périphérique maître. Le contrôleur DMA peut également demander des droits d'utilisation du bus système en tant que périphérique maître.
Structure à double bus
Le bus mémoire principal (bus hôte) connecte des modules rapides tels que le processeur et la mémoire principale. Le bus E/S connecte des périphériques lents tels que des claviers et des imprimantes.
Le contrôleur mémoire est un contrôleur mémoire à double port qui connecte simultanément le bus mémoire et le bus système.
Le processeur accède à la mémoire principale via le bus de stockage et aux périphériques externes via le bus système. Les transferts de données entre les périphériques externes et la mémoire principale, ainsi qu'entre le processeur et la mémoire principale, peuvent s'effectuer en parallèle.
Structure à trois bus
Normes communes aux bus
Bus sur puce couramment utilisés
Autobus AMBA
Bus à triangles
Bus système communs
EST UN
MCA
PCI
Bus d'E/S communs
AGP
PCI-Express
SCSI
Bus SAS
Bus externes couramment utilisés
RS-232-C et RS-485
USB
Indicateurs de performance des bus
Cycle de transfert en bus
Cycle d'horloge du bus
Fréquence de fonctionnement des bus
fréquence d'horloge du bus
largeur du bus
bande passante du bus
Multiplexage de bus
Nombre de lignes de signaux
Transactions et horaires des bus
transaction de bus
phase de demande
étape d'arbitrage
phase d'adressage
phase de transmission
phase de libération
Mode de synchronisation synchrone
Un signal d'horloge unifié est utilisé pour coordonner la relation temporelle de transmission entre les parties émettrice et réceptrice.
Mode de synchronisation asynchrone
Le contrôle du timing est entièrement réalisé en transmettant des signaux de « poignée de main » qui se limitent mutuellement.
Divisez les deux composants ou appareils qui échangent des informations en appareils maîtres et appareils esclaves.
Selon que la révocation des signaux « demande » et « réponse » est verrouillée, la méthode de synchronisation asynchrone est divisée en trois types suivants :
Pas de mode de verrouillage
Le signal de demande de l'appareil maître sera automatiquement annulé après le temps t1.
Le signal de réponse sera également automatiquement annulé après le temps t2.
Méthode semi-verrouillée
L'annulation du signal de requête dépend de l'établissement du signal de réponse, qui nécessite deux poignées de main.
Une fois le signal de réponse du périphérique esclave ACK envoyé, il sera automatiquement annulé une fois le temps t2 écoulé.
Méthode de verrouillage complet
L'annulation du signal de réponse dépend de l'annulation du signal de demande.
Contrôle asynchrone dans le cycle de lecture des données