MindMap Gallery Chapter 5 Semiconductor Memory Circuits
Chapter 5 of Digital Circuits summarizes the key knowledge of semiconductor memory circuits, including related content on registers, memories, flip-flops, and SR latches.
Edited at 2022-06-06 21:36:32Mappa mentale per l’analisi del controllo della gestione del portata di progetto. Tre sezioni principali: 1. WBS Scope Breakdown – scomposizione gerarchica del lavoro con dettaglio dello Scopo del progetto. 2. Scope Boundary / Exclusions – definizione chiara dei confini del progetto e di ciò che è escluso per evitare scope creep. Strumento ideale per project manager e team di controllo per mantenere allineamento e ridurre rischi.
Questo template, ideato con EdrawMind, è un modello completo per il miglioramento continuo del sistema di gestione della qualità, con una descrizione di circa 500 parole. È strutturato come un diagramma a lisca di pesce, strumento efficace per analizzare le cause principali dei problemi di qualità e definire le leve di controllo necessarie per risolverli. Il processo è organizzato in quattro fasi chiave: la prima è lo standard e la pianificazione, dove si definiscono gli obiettivi di qualità, i criteri di accettazione, i requisiti di prova e le porte di qualità (Quality Gate). La seconda fase analizza i processi e le porte di controllo, per garantire che ogni passaggio del lavoro segua i standard stabiliti. La terza fase riguarda l’esecuzione QA/QC, con la definizione di metodi di prova e ispezione, nonché regole per la gestione dei difetti e delle non conformità. L’ultima fase è il miglioramento e le azioni correttive e preventive (CAPA), insieme a una catena di audit per monitorare l’efficacia delle misure adottate. In basso, una tabella "Quality Gate" permette di tracciare ogni punto di controllo, con criteri specifici, metodi di prova, proprietario e stato di avanzamento. Grazie alla visualizzazione chiara e intuitiva di EdrawMind, questo strumento aiuta il team a identificare le cause root dei problemi di qualità, implementare azioni efficaci e mantenere un ciclo di miglioramento continuo, garantendo la qualità finale del prodotto o servizio.
Questo template, creato con EdrawMind, è un modello di piano di comunicazione ottimizzato, con una descrizione di circa 500 parole. È uno strumento chiave per evitare incomprensioni tra stakeholder, garantire la trasparenza e mantenere il team allineato agli obiettivi del progetto. Il modello è composto da tre elementi fondamentali e interconnessi: la matrice di comunicazione, la cadenza timeline e le regole di comunicazione/SLA. La matrice di comunicazione è una tabella dettagliata dove per ogni pubblico o stakeholder, si definisce il tipo di informazioni da condividere, lo scopo della comunicazione, il canale da utilizzare (email, riunioni, piattaforme di progetto), la frequenza, il proprietario responsabile, il formato e il percorso di escalazione in caso di problemi. La cadenza timeline è una linea temporale che definisce le scadenze delle comunicazioni chiave, garantendo che le informazioni siano condivise in momento opportuno e non si verifichino ritardi o omissioni. Le regole di comunicazione e gli accordi sul livello di servizio (SLA) definiscono le norme formali della comunicazione, come i tempi di risposta, il tono da adottare e le responsabilità di ciascun membro del team. Grazie alla struttura visuale di EdrawMind, questo template permette di pianificare la comunicazione in modo strategico, trasparente e efficiente, riducendo i rischi di cattiva informazione, migliorando la collaborazione e garantendo che tutti gli stakeholder siano informati e coinvolti nel progetto.
Mappa mentale per l’analisi del controllo della gestione del portata di progetto. Tre sezioni principali: 1. WBS Scope Breakdown – scomposizione gerarchica del lavoro con dettaglio dello Scopo del progetto. 2. Scope Boundary / Exclusions – definizione chiara dei confini del progetto e di ciò che è escluso per evitare scope creep. Strumento ideale per project manager e team di controllo per mantenere allineamento e ridurre rischi.
Questo template, ideato con EdrawMind, è un modello completo per il miglioramento continuo del sistema di gestione della qualità, con una descrizione di circa 500 parole. È strutturato come un diagramma a lisca di pesce, strumento efficace per analizzare le cause principali dei problemi di qualità e definire le leve di controllo necessarie per risolverli. Il processo è organizzato in quattro fasi chiave: la prima è lo standard e la pianificazione, dove si definiscono gli obiettivi di qualità, i criteri di accettazione, i requisiti di prova e le porte di qualità (Quality Gate). La seconda fase analizza i processi e le porte di controllo, per garantire che ogni passaggio del lavoro segua i standard stabiliti. La terza fase riguarda l’esecuzione QA/QC, con la definizione di metodi di prova e ispezione, nonché regole per la gestione dei difetti e delle non conformità. L’ultima fase è il miglioramento e le azioni correttive e preventive (CAPA), insieme a una catena di audit per monitorare l’efficacia delle misure adottate. In basso, una tabella "Quality Gate" permette di tracciare ogni punto di controllo, con criteri specifici, metodi di prova, proprietario e stato di avanzamento. Grazie alla visualizzazione chiara e intuitiva di EdrawMind, questo strumento aiuta il team a identificare le cause root dei problemi di qualità, implementare azioni efficaci e mantenere un ciclo di miglioramento continuo, garantendo la qualità finale del prodotto o servizio.
Questo template, creato con EdrawMind, è un modello di piano di comunicazione ottimizzato, con una descrizione di circa 500 parole. È uno strumento chiave per evitare incomprensioni tra stakeholder, garantire la trasparenza e mantenere il team allineato agli obiettivi del progetto. Il modello è composto da tre elementi fondamentali e interconnessi: la matrice di comunicazione, la cadenza timeline e le regole di comunicazione/SLA. La matrice di comunicazione è una tabella dettagliata dove per ogni pubblico o stakeholder, si definisce il tipo di informazioni da condividere, lo scopo della comunicazione, il canale da utilizzare (email, riunioni, piattaforme di progetto), la frequenza, il proprietario responsabile, il formato e il percorso di escalazione in caso di problemi. La cadenza timeline è una linea temporale che definisce le scadenze delle comunicazioni chiave, garantendo che le informazioni siano condivise in momento opportuno e non si verifichino ritardi o omissioni. Le regole di comunicazione e gli accordi sul livello di servizio (SLA) definiscono le norme formali della comunicazione, come i tempi di risposta, il tono da adottare e le responsabilità di ciascun membro del team. Grazie alla struttura visuale di EdrawMind, questo template permette di pianificare la comunicazione in modo strategico, trasparente e efficiente, riducendo i rischi di cattiva informazione, migliorando la collaborazione e garantendo che tutti gli stakeholder siano informati e coinvolti nel progetto.
chapter Five Semiconductor Memory Circuit Chapter 5 Semiconductor Memory Circuit
SR latch
Circuit structure and working principle
Function list:
1) SD'=1 RD'=0 Q=1,Q'=0 Set to 1 2) SD'=0 RD'=1 Q=0,Q'=1 Set to 0 3) SD'=1 RD'=1 Q*=Q Keep 4) SD'=0 RD'=0 Q=Q'=1 Forbidden state
Characteristic equation
Feature summary
There are two complementary output terminals and two stable states.
It has three functions: reset (Q=0), set (Q=1), and maintain the original state.
R is the reset input terminal, and S is the set input terminal, which can be active at low level (NAND gate) or active at high level (NOR gate), depending on the structure of the latch.
Due to the existence of the feedback line, whether it is reset or set, the effective signal only needs to act for a short period of time, that is, "on the fly".
trigger
level triggered
normal
Circuit configuration
Function list:
When clk is 0, the trigger does not work When clk=1, it implements the same function as SR latch
with asynchronous end
Circuit configuration
Add an asynchronous end to facilitate clearing
Level-triggered D flip-flop
Circuit configuration
Function list:
Characteristic equation:
clk=0, not enabled clk=1,Q*=D
edge triggered
Edge D flip-flop
Circuit configuration
working principle: CLK=0, CLK1=1, FF1 works, Q1=D; At the same time, CLK2=0, FF2 is turned off, and the state of Q2 remains unchanged. CLK = 1, that is, "rising edge", CLK1 = 0, FF1 is closed, the state of flip-flop FF1 is the same as the D state before the leading edge arrives and remains; at the same time, CLK2 = 1, FF2 is open, Q2 = Q1, and the state of FF2 output Q is Set to the state of D before the arrival of the frontier, regardless of the state of D at other times.
Menu
Rising edge, realizing D flip-flop function Non-rising edge, do not start, hold
Pulse trigger
Master-slave RS flip-flop
Circuit configuration
Menu
Pulse falling edge to implement RS latch function Non-pulse does not start, keep
Features
The flip occurs when CLK changes from 1 to 0 (CLK falling edge)
Once CLK becomes 0, the main flip-flop is blocked, and its state (slave flip-flop) is not affected by R and S, so there will be no somersault phenomenon.
existential indeterminacy
Master-slave JK flip-flop
Circuit structure and logic symbols
Menu
Pulse falling edge, 1) J=K=0, Q*=Q, keep 2) J=1,K=0, Q*=1, set to 1 3) J=0,K=1, Q*=0, set to 0 4) J=1,K=1, Q*=Q', flip Non-pulse falling edge, do not start, maintain
Characteristic equation:
T flip-flop
Definition: Any flip-flop that has the following functions under the action of a clock signal
symbol
Menu
T=0, keep T=1, flip
Characteristic equation:
D flip-flop
symbol
Menu
D=0, set to 0 D=1, set to 1
Characteristic equation:
Transformation
Method: List (state) equations and find connections
Use JK flip-flop to form T flip-flop
That is to connect JK to T as an integrated signal
Use JK flip-flop to form D flip-flop
That is, connect J to D and K to D'
memory
Performance
storage
Access speed
General structural form
Main parts: address decoder memory matrix
Classification
RAM
Advantages: You can quickly write data to or read data from the memory at any time - easy to read and write, and flexible to use.
Disadvantages: Since the data in the random access memory will disappear after the power is turned off - data is volatile, it is not suitable to use it to save data that needs to be saved for a long time.
ROM
Data can only be read from it and cannot be quickly modified or rewritten at any time. Moreover, data will not be lost after power outage, so it is suitable for occasions where fixed data is stored.
storage
The relationship between memory cells and address lines
One address line can search 2 addresses or 2 memory cells, and 16 address lines can search 216 memory cells.
The relationship between storage word length and data line
The word length refers to the number of binary code bits stored in a storage unit (storage address) in the memory, and the number of binary code bits is determined by the number of data lines, that is to say: storage word length = number of data lines
Storage capacity refers to the total number of bits that the memory can store binary code.
Capacity = number of words × number of digits = 26 × 24 × 4 = 1024 × 4
Memory capacity calculation
calculate
Bitwise calculation (bit): storage capacity = number of storage units x storage word length
Calculated in bytes (Byte): storage capacity = number of storage units x storage word length / 8
An English letter occupies one byte, and a Chinese character occupies 2 bytes.
One thousand bytes is called 1KB. This thousand is not 1000 in the usual sense, but 1024. That is 1024B=1KB
Capacity=2^(number of address lines)*number of data lines During calculation, the address line pulls out 2^(10) into the K bit, and the rest is used as a numerical value. Byte is the unit, remember the data line/8
register
A logic component that can store a set of binary codes; a flip-flop can store a 1-bit binary code, and a register composed of N flip-flops can store a set of N-bit binary codes.
Example: 74LS75
logic diagram
Action characteristics
During CLK=1, the output state Q will change with the state of D
During CLK=0, the output state Q will remain unchanged.